Немного далёк от программироавания ПЛИС, но вот пришлось разбираться. Создаю проект, компилирую, создаю .vwf и рисую на входах нужные входные диаграммы. Далее запкускаю симуляцию. Все проходит нормально, но в самом конце появляется сообщение:

Error: Simulation results from C:/altera/61/quartus/bin/db/MPSiS.sim.cvwf (0 ps to 100.0 us) do not match expected results from vector source file C:/altera/61/quartus/bin/MPSiS.vwf

При этом в vwf красным нарисована нужная мне сэмулированная диаграмма поверх черной старой... Я так понимю, Quartus сверяет полученные результаты из модели VHDL и то что я нарисовал. И естественно бракует это дело, тк я рисую только входы. Как от этого избавииться? К примеру, сделать так как это в Activ HDL рисуется?