Привет! Вопрос такой: в книге Бибило Основы языка VHDL приведены следующие примеры, поясняющие операторы условного и выборочного назначения сигналов.

signal x1,x2,x3,x4,F: bit;
signal condition: bit_vector(1 downto 0);

Условного:

F <= x1 when condition="00" else
x2 when condition="01" else
x3 when condition="10" else
x4;

Выборочного:

with condition select
F <= x1 when "00",
x2 when "01",
x3 when "10",
x1 when others;

На мой взгляд эти примеры полностью эквивалентны. В чем же разница, когда лучше использовать какую конструкцию? Или я что-то не понимаю?