Телесистемы
 Разработка, производство и продажа радиоэлектронной аппаратуры
На главную   | Карта сайта | Пишите нам | В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Языки описания аппаратуры (VHDL и др.)

что-то вы тут все напутали

Отправлено id_gene 17 сентября 2008 г. 18:57
В ответ на: Verilog. В разных блоках always @(posedge CLK) при определнных "асинхронных" условиях нужно сделать +1 и -1 или что-то одно счетчику(+) отправлено Sergei_Ilchenko 16 сентября 2008 г. 18:07

r_cp у вас в обоих процессах присваивается.
Это не будет синтезироваться.

Что там у вас асинхронное? непонятно. Зачем остальная логика?
Далее приведен код синхронного счетчика, в котором не отслеживаются переполнения, если по фронту clk любой из сигналов incr/decr активен, то происходит увеличение/уменьшение счетчика.

always @ (posedge clk)
if (reset)
r_cp <= 'h0;
else
case ({incr, decr})
2'b11,
2'b00
2'b10 : r_cp <= r_cp + 1;
2'b01 : r_cp <= r_cp - 1;
endcase



Составить ответ | Вернуться на конференцию

Ответы


Отправка ответа
Имя*: 
Пароль: 
E-mail: 
Тема*:

Сообщение:

Ссылка на URL: 
URL изображения: 

если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
прибавьте тройку к двум:

Перейти к списку ответов | Конференция | Раздел "Электроника" | Главная страница | Карта сайта

Rambler's Top100 Рейтинг@Mail.ru
 
Web telesys.ru