Разработка, производство и продажа радиоэлектронной аппаратуры
|
Требуется программист в Зеленограде - обработка данных с датчиков; ColdFire; 40 тыс.
e-mail: jobsmp@pochta.ru
|
Verilog или VHDL
Отправлено
Michael 25 декабря 2008 г. 17:15
Задался этим вопросом...
Есть ли общепризнанное мнение?
Сам долгое время писал на VHDL. Потребовалось сделать небольшой проект на Verilog. Освоение заняло пару дней (базовые знания, ессссно). Личное впечатление: VHDL построже и почитабельнее, Verilog - удобнее при описании генерируемых конструкций и моделировании.
Кроме того, насколько я знаю, если планируется сделать ASIC, а не просто прошить ПЛИСину, то тут только Verilog... (Применение конвертеров VHDL -> Verilog я не рассматриваю в качестве приемлемого варианта)
Сорри, если тема "избита".. Проглядел конфу "наискосок" и не нашел таких тем...
Составить ответ | Вернуться на конференцию
Ответы