Разработка, производство и продажа радиоэлектронной аппаратуры
|
Карта сайта
|
Пишите нам
|
В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:
jobsmp@pochta.ru
Телесистемы
|
Электроника
|
Конференция «Языки описания аппаратуры (VHDL и др.)
Verilog: аналогvhdl ключевого слова "open"?
Отправлено
++
22 января 2009 г. 11:21
Verilog: аналогvhdl ключевого слова "open"?
Подск пож. существует ли аналог ключевого слова "open" (не подключенный выход компонента)?
wb_buff_hi_array : RAMB16_S36_S36 port map
(CLKA => wb_clk,
DOPA => open,
.....);
Составить ответ
|
Вернуться на конференцию.
Ответы
просто не упоминать в списке или RAMB16_S36_S36(.CLKA(wb_clk), .DOPA(), .... )
-
yes
(23.01.2009 15:20:59
89.175.180.242
,
пустое
)
Отправка ответа
Имя*:
Пароль:
E-mail:
Тема*:
Сообщение:
Ссылка на URL:
URL изображения:
если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
скольким Омам равен эквивалент двух резисторов по 10 Ом, соединённых параллельно?:
Перейти к списку ответов
|
Конференция
|
Раздел "Электроника"
|
Главная страница
|
Карта сайта
Web
telesys.ru