Разработка, производство и продажа радиоэлектронной аппаратуры
|
Карта сайта
|
Пишите нам
|
В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:
jobsmp@pochta.ru
Телесистемы
|
Электроника
|
Конференция «Языки описания аппаратуры (VHDL и др.)
vhdl: можно ли одной строчкой аналогично verilog описать 32 buf?
Отправлено
++
13 февраля 2009 г. 14:43
wire [31:0] AD_out /* synthesis syn_noprune = 1 , syn_useioff = 1 */;
wire [31:0] AD_en /* synthesis syn_noprune = 1 , syn_useioff = 1 */;
bufif0 AD_buf [31:0] ( ad, AD_out, AD_en) /* synthesis syn_useioff = 1 */ ;
На vhdl это циклом реализуется?
Составить ответ
|
Вернуться на конференцию.
Ответы
в вхдл для этого generate был прямо сразу, про ВХДЛ аррэй инстантиэйшин не слышал
-
yes
(13.02.2009 19:01:31
89.175.180.242
,
пустое
)
Отправка ответа
Имя*:
Пароль:
E-mail:
Тема*:
Сообщение:
Ссылка на URL:
URL изображения:
если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
введите число 69:
Перейти к списку ответов
|
Конференция
|
Раздел "Электроника"
|
Главная страница
|
Карта сайта
Web
telesys.ru