Телесистемы
 Разработка, производство и продажа радиоэлектронной аппаратуры
На главную   | Карта сайта | Пишите нам | В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Языки описания аппаратуры (VHDL и др.)

Обьясните пожалуйста поведение схемы (+). Verilog. Проверяю себя.

Отправлено Сергей Ильченко 17 июля 2009, г. 12:10



always @(negedge RDY or RST)
begin
if(RST)
r_fifo_flag <= 1'b0;
else
r_fifo_flag <= 1'b1;
end


Правильно ли я считаю, что при спадающем фронте RDY регистр r_fifo_flag будет установлен в состояние лог. 1?


Составить ответ | Вернуться на конференцию.

Ответы


Отправка ответа
Имя*: 
Пароль: 
E-mail: 
Тема*:

Сообщение:

Ссылка на URL: 
URL изображения: 

если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
введите число 34:

Перейти к списку ответов | Конференция | Раздел "Электроника" | Главная страница | Карта сайта

Rambler's Top100 Рейтинг@Mail.ru
 
Web telesys.ru