Отправлено Мартовский Котяра 15 мая 2002 г. 05:42

Наше уважительное мяу благородным донам ! Работая с vhdl xilinx web-pak получил ошибку :
signal can not be syntesed bad syncronous description
Стал рыть на суппорте от xilinx. Выяснилось, что это ограничение xst (xilinx syntesis technology), связанное с атрибутом event. После небольшой коррекции всё скомпилячилось. В связи с этим возникли сильные непонятки. Получается xilinx vhdl в силу внутренних ограничений отвергает некоторые синтаксически верные конструкции языка. Т.е. есть ограничения реализации. Всвязи с этим такой вопрос. А можно ли разрабатывать код для xilinx с использованием хотя бы того же activ hdl ? Я к тому, не связаны ли эти ограничения с какими-то особенностями макроячейки xilinx ? И вообще объясните что такое vhdl, verilog, abel и т.п. ? Мне казалось что это языки высокого уровня, абсолютно независимые от конкретных чипов и переводящие код в список примитивов. А затем уже из универсальных примитивов генерируется прошивка с помощью каких-то прог, заточенных под конкретные чипы. Но после того как я встретил такую бяку, я что-то стал в этом сомневаться. Вобщем мой вопрос наверно можно сформулировать так. Если мы возьмем любой vhdl- исходник, который синтезируется неким произвольным инструментальным средством, можно ли по нему сгенерить прошивку КОНКРЕТНО для xilinx ? И еще. Не понятно, если есть программы логического синтеза, зачем xilinx включила таковую (да еще с такими ограничениями) в свой пакет ?

Извините если вопросы дурацкие, вспомните что когда-то сами были чайниками :))

Мартовский Кот.
Драный, но непобедимый :)))))

• Ответ: Чайнецкий вопрос :) — Vladimir_vss   (15.05.2002 19:32, 1550 байт)
  • по класификации производителей тулзов все в этой конфе Application Engineers :) — yes   (16.05.2002 12:18, пустое)
• попробую ответить — yes   (15.05.2002 17:05, 1319 байт)