Отправлено -=Sergei=- 27 мая 2002 г. 13:54 В ответ на: C pin_ами все впорядке,поскольку просмотрел все... отправлено Борода 27 мая 2002 г. 00:35

Library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_UNSIGNED.all;

entity counter is
port (
CLK : in std_logic;
CLR : in std_logic;
Q : out std_logic_vector(23 downto 0)
);
end entity;

architecture counter_arch of counter is
signal TEMP_Q : std_logic_vector(23 downto 0);
begin

process(CLK)
begin
if rising_edge(CLK) then
if CLR = '1' then
TEMP_Q <= "000000000000000000000000";
else
TEMP_Q <= TEMP_Q + 1;
end if;
end if;
end process;

Q <= TEMP_Q;

end architecture;

У меня используется исенно такой - вывожу на светодиод деленную частоту для определения работает/не работает.
VHDL синтезировался FPGA Express Version 2000.11-FE3.5

• Спасибо всем за ответы. Опробую все версии делителей. — Борода   (27.05.2002 21:05, пустое)