[an error occurred while processing this directive]
|
Люди от природы ленивые. И если нужно описать один и тот же проект меньшими усилиями - однозначно VERILOG (2001). И мой совет: не забывать схемный ввод. Соединения всегда лучше воспринимаются в графике, если на языке, такой гемморой с промежуточными наименованиями соединений, особенно в больших проектах. Короче - если быстро сделать и продать - SCH+VERILOG, если статейку начирикать и повыпендриваться - VHDL.
E-mail: info@telesys.ru