Отправлено m_a_x 01 сентября 2002 г. 21:56

Здравствуйте.
Подскажите пожалуйста, как правильно пользоваться `define в Verilog. В начале файла я пишу
`define FIELD_SYNC 3'b001
в программе
…
if (HalfRowsNumber < FIELD_SYNC_PULSES_NUMBER) BlockNumberBuffer = FIELD_SYNC;
…
и мне выдается ошибка
Verilog HDL syntax error: identifier “FIELD_SYNC” must be declared or defined.
В help’е сказано, что `define поддерживается.
Приходится пользоваться parameter, с ним все работает.

• определенные `define следует вызывать `ИМЯ — yes   (02.09.2002 11:35, 208 байт)
  • Спасибо — m_a_x   (03.09.2002 01:44, пустое)