Отправлено TIMS 25 сентября 2002 г. 09:51 В ответ на: А по подробней (+) отправлено -=Sergei=- 23 сентября 2002 г. 13:12

Функциональная симуляция работает.Синтез и имплементация - ОК.
А после синтеза и имплементации нет выходных сигналов (=U).
Симуляцию запускаю do файлами соответственно.
А симуляция в Xilinx - ОК!

TB_sim.do : (func test bench - OK !)

@onerror
{
goto end
}
savealltabs
SetActiveLib -work
comp -include "$DSN\src\main.vhd"
comp -include "$DSN\src\TestBench\main_TB.vhd"
asim TESTBENCH_FOR_main
open -wave "$dsn\src\Waveform Editor tb.awf"
run 250ns
label end
=======================

ps__sim.do (post-synthesis - after Symplify) :

@onerror
{
goto end
}
savealltabs
SetActiveLib -post-synthesis
acom -work tst_post_synthesis "$dsn\synthesis\main.vhm"
acom -work tst_post_synthesis "$dsn\src\TestBench\main_TB.vhd"
asim TESTBENCH_FOR_main
open -wave "$dsn\src\Waveform Editor ps.awf"
run 250ns
label end
=======================
timing_sim.do : (impliment - after Xilinx)

@onerror
{
goto end
}

savealltabs
SetActiveLib -timing
acom -work tst_timing "$dsn\IMPLEMENT\TIME_SIM.VHD"
acom -work tst_timing "$DSN\src\TestBench\main_TB.vhd"
asim TESTBENCH_FOR_main -sdftyp -AUTO="c:/My_Designs/tst/IMPLEMENT/TIME_SIM.SDF"
open -wave "$dsn\src\Waveform Editor time.awf"
run 250ns
label end
=======================
Конфигурация в main_TB.vhd :

configuration TESTBENCH_FOR_main of main_tb is
for TB_ARCHITECTURE
for UUT : main
use entity work.main(main); -- work ???
end for;
end for;
end TESTBENCH_FOR_main;

• (+) — -=Sergei=-   (25.09.2002 15:45, 1875 байт)