Отправлено Щедрый 25 сентября 2002 г. 14:39 В ответ на: VHDL vs Verilog отправлено Bryk 16 сентября 2002 г. 13:57

VHDL сделал свое дело. Задумавывшийся для моделирования цифровых систем в 87 году, он пропыхтел уже добрых 15 лет, последний раз обновившись в 93. И теперь он выглядит просто неуклюжим мамонтом с кучей рудиментов, неоправданно сложным синтаксисом и конструкциями.

В тоже время Verilog - гораздо более современный, построенный с учетом ошибок VHDL-я язык, обновленный в 2001 году, как нельзя лучше подходит для практической работы. Все что можно сделать на VHDL, можно сделать и на Verilog. Только проще. Весь инструментарий (известный мне), поддерживает Verilog также, как и VHDL.
Да, на VHDL уже много чего написанно, так просто от него не откажешся,
но начинать новые проекты лучше на Verilog. Плюс недавно написали вполне нормальный конвертер VHDL->Verilog.
Закачать его можно тут: www.ocean-logic.com/downloads.htm.

Так что, ИМХО, работать надо на Verilog, а VHDL - для расширения кругозора и понимания старых манускриптов.

• http://www.ocean-logic.com/downloads.htm

• VHDL для моделирования никогда не предназначался. А Verilog именно для него. Что касается синтеза, то и VHDL и Verilog притянули за уши, но такова она сэляви. — Victor®   (03.10.2002 15:18, пустое)
  • А для чего же он тогда предназначался как не для описания и моделирования? — Щедрый   (15.10.2002 14:58, пустое)
• Ответ: — Bryk   (26.09.2002 13:11, 131 байт)
• Ответ: — Bryk   (26.09.2002 12:48, 7 байт)