Отправлено -=Sergei=- 25 сентября 2002 г. 15:45 В ответ на: подробнее : отправлено TIMS 25 сентября 2002 г. 09:51

В твоем случае.
Для файла main_TB.vhd строку
use entry work.main(main);
замени на
use entry work.main(structure);
для этого же файла (main_tb.vhd) в пропертях в закладке compile смени библиотеку c work на work_timing
скомпилируй этот файл
скомпилируй файл с временной моделью
в дереве проекта (там где все файлы) в самом низу три библиотеки
work, work_syntez и work_timing, правой кномкой мыши по work_timing и сделай ее активной.
Раскрой эту библиотеку в дереве, там должна лежать твоя кофигурация сделай ее топ-левелом.
создай пустую вейформу
добавь руками все нужные сигналы
в меню дезигн выбери сетинги, в них закладку SDF, в строчке где стоит NO , поставь УЕS.
Вернись в вейформу и моделируй.
Это так сказать танец с бубном, но должно заработать, я же делаю немного не так, а вот так.
1. Имеем FPGA.vhd - схема будуюших внутреностей нашего кристалла.
2. Создаем блокдиаграмму plata.bde - и вставляем туда только одну нашу компаненту FPGA.vhd все на ноги с темиже именами и вешаем порты.
3. Если кристалл общается с памятью или еще с чем, то в plata.bde можно положить и модели памяти с соответсвующим подсоединением.
4. Компилируем это все
5. Создаем тест бенч для plata.bde
6. пишем тест бенч, моделируем поведение, ловим багов итп, вообшем доводим до состояния готовности к синтезу и имлементации.
7. Синтезируем и имплементируем, но ВЕРХНИЙ УРОВЕНЬ FPGA.vhd.
8. Получаем соответсвенно TIME_SIM.VHD и TIME_SIM.SDF - которые по дефолту компилируются в библиотеку ..._timing
9. Теперь в файле plata.bde компаненту FPGA.vhd, заменяем на компаненту с тем же именем, но взятую из библиотеки ..._timing
10. Включаем SDF в сетингах
11. Моделируем plata.bde
При желании всегда можно вернутся к поведенческой модели, заменив ее обратно, но надо не забывать при этом выключать в сетингах SDF.