Отправлено ur3itp 25 сентября 2002 г. 17:21

Подскажите как в MAXе описать узел на Verilogе, который соединяет несколько узлов имеющих по три состояния?
Мои старания
input [3:0] busa;
input [3:0] busb;
input enable_a;
input enable_b;
output [3:0] outbus;
tri [3:0] outbus;
assign
outbus = enable_a ? busa : 4'bz,
outbus = enable_b ? busb : 4'bz;
При этом Мах ругается на то что узлу нельзя назначить больше чем одно
значение. (Вобще раньше я выводил их в графический редактор и там их соединял, но надоело!) Как умело сделать связь?

• P.S. ссылка - см. рис 3 и 4 и комментарии — IgorK   (26.09.2002 00:25, пустое, ссылка)
• так и есть - нельзя (+) — IgorK   (25.09.2002 21:01, 70 байт)
  • вопрос — Димыч   (25.09.2002 21:19, 137 байт)
    • Ответ: — IgorK   (25.09.2002 22:34, 311 байт)
• вдогонку для примера(+) — Димыч   (25.09.2002 19:04, 657 байт)
  • Ответ: Это обстоит дело с двунаправленными линиями, а когда необходимо связать в узел несколько выходов с тремя состояниями, то как? — ur3itp   (25.09.2002 19:44, пустое)
    • Ответ: — Димыч   (25.09.2002 19:56, 158 байт)
• попробуй написать не 4'bz, а 4'bzzzz(+) — Димыч   (25.09.2002 18:49, 105 байт)