[an error occurred while processing this directive]
|
И VHDL и Verilog и графический ввод имеют кучу недостатков! Для больших проектов (время->деньги) посоветовал бы комбинированный ввод проекта. Все соединения выполнять в графике, а уж остальное на языке.
И предпочел бы Verilog, учитывая то, что именно он был изначально предназначен как язык для описания testbench. И кстати Verilog - > C, а VHDL - > Паскаль. Не совсем корректное сравнение, но ... И ктож в среде обычных программеров на чем пишет? Блин как объяснять обычным!!! Что в железе все СРАЗУ и ВЕЗДЕ и может быть В СООТВЕТСТВИИ С КЛОКОМ?
E-mail: info@telesys.ru