[an error occurred while processing this directive]
Как в Максе модуль написанный на Verilog сделать параметризованым?
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
ur3itp
28 сентября 2002 г. 11:32
Составить ответ
|||
Конференция
|||
Архив
Ответы
Ответ:
—
Димыч
(28.09.2002 11:54, 582 байт)
Ответ: А для графического редактора????
—
ur3itp
(03.10.2002 17:41, 381 байт)
не знаю(+)
—
Димыч
(05.10.2002 20:34, 59 байт)
или MyModuleName #4 MyModuleNameInstatiation(<список цепей>);
—
yes
(30.09.2002 11:46,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru