[an error occurred while processing this directive]
VHDL, Verilog - хорошо, а SuperLOG просто отлично! Есть ли иструменты синтеза которые его поддерживают ???
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
Bryk
04 октября 2002 г. 11:49
Составить ответ
|||
Конференция
|||
Архив
Ответы
это еще один С-лайк язык? Вы бы ссылку дали...
—
yes
(04.10.2002 12:09, 163 байт)
А Synplify 7.1 superlog не поддерживает ???
—
Bryk
(04.10.2002 12:24,
пустое
,
ссылка
)
по-моему нет смысла использовать superlog
—
yes
(04.10.2002 15:12, 136 байт)
Полностью поддерживаю! Аналоговый т.е. человеческий графический понятный с первого взгляда. Ну ни в каком тексте не опишешь!!!!
—
Kinder
(04.10.2002 20:46,
пустое
)
А схему как тестировать будете ? Диаграммы рисовать ? :) Или testbench в виде схемы ?!
—
Bryk
(05.10.2002 14:28,
пустое
)
Т.е. аналоговый ??? :) Имеете ввиду представление разработки в виде схемы ? Так это долго рисовать-то... Куда проще написать.
—
Bryk
(05.10.2002 14:24,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru