[an error occurred while processing this directive]
насколько я знаю в АЗИК синтезах с Верилог/ВХДЛ нет таких директив языка
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено yes 07 октября 2002 г. 15:01
В ответ на: Ответ: Почти, так буффер должен физически занимать логический, элемент. А в VHDL'е оптимизаторы его сразу сжирают.. а с LCELL о них тямы его скшать не хватает :) отправлено Jackal 07 октября 2002 г. 12:45

временные/нагрузочные ограничения задаются "констрейнами"

или элементы вставляются в нетлист (.db) после синтеза (постсинтезис оптимизатион)

обычно возникает проблема выравнивания тактовых деревьев (принципиально отсутствует в ПЛИС)

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru