[an error occurred while processing this directive]
Ответ: Подскажите как можно перевести с VHDL на Verilog и как в ISE создать модель из программы на VHDL и встроить ее в Verilog? (извините, чо пишу здесь - но нихера новые сообщения не посылаются)
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)