Отправлено Postoroniy_V 22 апреля 2004 г. 17:54 В ответ на: Подскажите по VeriLog (+) отправлено Builder 22 апреля 2004 г. 17:29

module D_D_F3 ( OUT ,CLK ,IN );
parameter DEEP = 3 ;//на 3-им такте появится снаружи

input CLK ;
wire CLK ;
input IN ;
output OUT ;

reg [DEEP:0] delay;


always @(posedge CLK )
begin
delay[0]=IN;
delay=delay<<1;
end
assign OUT = delay[DEEP];

endmodule

• Спасибо за вариант, но вопрос открыт: как заставить работать generate-endgenerate? — Builder   (22.04.2004 18:02, пустое)
  • а хрен его знает как ж-))) вот тебе аще один вариант(+) — Postoroniy_V   (22.04.2004 18:43, 434 байт)