|
|
1) Время удержания. Не ноль оно! Оно ноль только в FPGA, где специально для этого во входных ячейках сделаны тормозильные цепочки, которые, кстати, отключабельные. Когда начинаешь работать с либами от АЗИКов, сразу и hold time, и setup time, и transition time вылезают и гадят, гадят, и гадят. И никто их еще не отменял. И не только в СНГ hold time мешает, а и в TSMC тоже - уж поверьте.
2) Это не время установления, а время предустановки (setup time). Время установления это параметр выхода (Tco по-ихнему) aka задержка распространения клок->выход.
3) Недопонял - что такое "время всего момента прихода клока" ? Что-то новенькое :) Это длительность фронта? Или перекос (clock skew)?
А на метастабильность при корректно синтезированной и разведенной схемы при условии ненарушения таймингов влияют ИСКЛЮЧИТЕЛЬНО части схемы, где осуществляется переход из одного клок-домена в другой клок-домен при условии несинхронизированных (несинхронных) клоков. То есть те места, где физически невозможно предрассчитать и соблюсти требования к Tsu и Th.
E-mail: 
info@telesys.ru
