Отправлено druzhin 27 мая 2004 г. 09:44 В ответ на: А есть ли в Verilog конструкция типа "for ... generate ..."? отправлено Gunner 26 мая 2004 г. 11:47

Фрагмент кода из моего проекта на ISE 6.1:

genvar i ;
generate for ( i=0 ; i<16 ; i=i+1 ) begin : bidir_buffer
IOBUF Uad ( .I(ADin[i]) , .T(ADrw) , .O(ADout[i]) , .IO(AD[i]) ) ;
end endgenerate

generate в верилоге имеет много опций.
Подробности в IEEE Standard Verilog® Hardware Description Language.

• Пример посложнее (+) — druzhin   (27.05.2004 09:50, 913 байт)