Отправлено Gunner 18 июня 2004 г. 17:24

Внутри ПЛИС реализован регистр. Есть внешняя шина данных и сигнал защелки. Данные внутри ПЛИС фиксируются по заднему фронту сигнала защелки. На AHDL это выглядит так:

FOR I IN 0 TO 7 GENERATE
ireg[I] = DFF (data[I], !latch, VCC, VCC);
END GENERATE;

Проблема в том, что иногда данные защелкиваются неправильно. Причина, думаю, в малом времени удержания данных после заднего фронта сигнала защелки - 5 нс. А поскольку сигнал защелки еще и инвертируется, то на регистр он приходит с задержкой.

Может кто подскажет, как в QII задать время удержания для сигнала, который защелкивается инверсным клоком?

• Есть в QII соответствующие опции (+) — Andy-P   (21.06.2004 13:51, 348 байт)
• Посмотрите в Timing Analyzer полученные времена. Скорее всего проблема в Tsu, а не Th. Или у вас заведомо позже приходит сигнал latch — Victor®   (18.06.2004 17:59, пустое)
  • Tsu намного больше, так что проблема наверное все-таки в Th (+) — Gunner   (18.06.2004 18:06, 333 байт)
    • Ответ: — SAZH   (18.06.2004 19:11, 204 байт)
      • Ответ: — SAZH   (18.06.2004 19:25, 164 байт)
        • Ответ (+) — Gunner   (18.06.2004 19:51, 137 байт)
          • Ответ: — SAZH   (18.06.2004 23:12, 253 байт)