Отправлено Gena 08 октября 2001 г. 20:34

Проект на FPGA acex 1k10.
Нужно было понизить частоту глобального тактового сигнала.
Для этого поставил Т-триггер (D-триггер с инвертором) а его
выход подал на GLOBAL. Так вот - MAX+PLUS на все это жалуется
двумя предупреждениями:
Warning: GLOBAL primitive on node 'MW_I9cregl0' feeds logic -- non-global signal usage may result
Warning: Found ripple clock -- warning messages and Report File information on tco, tsu, and fmax may be inaccurate
Как я понимаю - на самом деле все впорядке. Как убрать эти
предупреждения, связанные с понижением тактовой частоты.

• Ответ: Вход GLOBAL CLK может быть подключен только к тактовым входам триггеров и регистов — Yurich   (10.10.2001 11:47, 292 байт)
  • Не согласен(+) — cdg   (11.10.2001 08:44, 573 байт)
• А что он пишет если (+) — cdg   (08.10.2001 21:43, 838 байт)
  • В том то и дело, что входной CLOCK до изменений был глобальным... — Gena   (09.10.2001 00:56, 786 байт)
    • сказал бы так(+) — cdg   (09.10.2001 09:22, 543 байт)
  • И еще нет ли в проекте разрыва временных путей, типа исключения оных из расчета задержек, в этом варианте второе сообщение вполне естественно. — cdg   (08.10.2001 21:50, пустое)