[an error occurred while processing this directive]
Как реализовать защелкивание данных с задержкой на половину от системного CLK. (+)
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
|
Отправлено
Dmitrich 02 сентября 2004 г. 12:59
|
|
|
|
Возможна ли такая реализация на VHDL. При чем не привязываться к одной частоте т.к. она может менятся в зависимости от установленного генератора.
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru