Отправлено andrew_b 27 сентября 2004 г. 13:06 В ответ на: Понятно. Я так и думал. (+) отправлено andrew_b 27 сентября 2004 г. 13:03

architecture rtl of MyEntity is

-- declare black box component
component SRL16 is
port(
D : in std_logic;
CLK : in std_logic;
A0 : in std_logic;
A1 : in std_logic;
A2 : in std_logic;
A3 : in std_logic;
Q : out std_logic
);
end component;
attribute box_type of SRL16 : component is "primitive";

-- synthesis translate_off
-- simulaton models
-- associate black box interface with simulation model
for all: SRL16 use
entity UNISIM.SRL16(SRL16_V);
-- synthesis translate_on

begin
...
mapSRL16: SRL16
port map(
D => D,
CLK => Clk,
A0 => '0',
A1 => '0',
A2 => '1',
A3 => '1',
Q => Q
);
...
end rtl;

• в какой бы доке об этом всём почитать? — Doka   (27.09.2004 13:42, пустое)
  • В какой-нибудь книжке по VHDL. — andrew_b   (27.09.2004 14:30, пустое)
    • в какой-нить книжке по VHDL пишут об особенностях работы с компонентами библиотеки UNISIM ? — Doka   (27.09.2004 15:47, пустое)
      • Да причем тут unisim? (+) — andrew_b   (27.09.2004 16:29, 1069 байт)
        • благодарю за развернутый ответ. теперь понятно. — Doka   (27.09.2004 17:29, пустое)
    • в какой-нить книжке по VHDL пишут об особенностях работы с компонентами библиотеки UNISIM ? — Doka   (27.09.2004 15:46, пустое)