Отправлено ux 05 октября 2004 г. 12:51 В ответ на: Синхронность клоков в Циклоне. отправлено dxp 05 октября 2004 г. 11:34

• Оно понятно, что лучше, только — dxp   (05.10.2004 13:17, 211 байт)
  • Не должно такого быть, требования ровно в десять раз меньше, ведь переключение будет происходить каждый десятый клок, поэтому время распространения сигнала в комбинационной схеме можно увеличить в десять раз. А сигнал enable тоже глобальный. Так что никаких проблем быть не должно, это самый лучший способ построения цифровых схем на FPGA. — ux   (05.10.2004 13:44, пустое)
    • Это так. Но Timing Analyzer будет орать, что, типа, не успевает оно на 200 МГц. Как ему объяснить, чтобы не возникал не по делу? — dxp   (05.10.2004 13:52, пустое)
      • Чтобы Timing Analyzer правильно Вас понял надо для деленного такта указать assignments: Multicycle = 10 — Andy-P   (05.10.2004 14:36, пустое)
      • Дык вы схему хорошую делаете или timing analyser хотите ублажить плохой схемой? Через assigment editor можно установить требования на задержки между конкретными регистрами. — ux   (05.10.2004 14:04, пустое)