Отправлено dxp 18 октября 2004 г. 13:35

[собственно, столкнулся уже давно, нашел обходной путь, но вот дошли руки до того, чтобы разобраться с этим вопросом раз и навсегда]

Использую в качестве синтезатора Синплифай, в качестве плейсера Квартус, целевой чип - Циклон (6-й). На борту микрухи клок 160 МГц. Получаю его путем умножения входного клока 25 МГц. Для этого сгенерил мегавизардом соответствующую мегафункцию. Там внутри заводится altpll компонент, у которого используются только .inclk и .clk, остальные порты не используются. Синплифай при синтезе зачем-то создает кучу пустых wire для каждого порта, подсоединяет их к портам и все это прописывает в .vqm файл.

Квартус при анализе тоже пытается эти ноги создать (наверное потом он бы их прибил за ненадобностью, но на этом этапе он их создает). Так вот, при создании этого добра в файлике altpll.tdf участвует такой код:

IF USED(sclkout0) & FAMILY_HAS_SCAN_PORTS() GENERATE
_sclkout0 = pll.sclkout[0];
sclkout0 = _sclkout0;

(и аналогичный)

Так вот, при компиляции Квартус выдает на этом месте ошибку. Ошибка состоит в том, что у компонента pll, который есть объект типа stratix_pll, никакого порта sclkout нет.

Обойти это можно несколькими путями. Я пробовал два: 1) закомментировать в этом tdf'нике соответствующий код 2) написать по аналогии свой pll без инстанцирования модуля altpll.

Оба пути не нравятся. 1-й кривой по определению - химичить в системных сорцах есть очень плохой стиль. 2-й тоже некузявый. Ведь ситуация-то простая, хочется решить ее стандартным путем.

Где тут ошибка? На мой взгляд ошибка в квартусном сорце altpll.tdf, который юзает отсутствующие порты (хотя они не нужны). И если кто сталкивался с таким, поделитесь опытом, как вышли из ситуации?

• Ответ: — izrp   (19.10.2004 09:48, 315 байт)
  • С Синплифаем все в порядке. Налицо кривизна в библе у Квартуса - в его tdf'е делает присвоение с несуществующего выхода. — dxp   (20.10.2004 07:13, 1708 байт)
  • А где ж ты тут меня увидел? А? — Verilog   (19.10.2004 10:21, пустое)