Отправлено druzhin 28 октября 2004 г. 18:19

У меня актив-хдл 6.2 веб леченый. Он не понимает конструкции типа:

generate for(<чего-то там>) begin <чего-то там> end endgenerate

В synthesis opcion поставил галку на verilog 2001.
С ISE 6.1 и симплифаем такой проблемы нет.

Вопрос: это актив-хдл плохой или я что-то делаю не правильно?

• Ответ: это актив-хдл плохой — cdg   (01.11.2004 17:43, пустое)
• Может я тоже чего не понимаю, но Aldec сам не синтезирует. Он только вызывет то же ISE или Symplify. Проблема в синтезе или моделировании ? Если в моделиовании - то вкладка Design\Setting\Verilog, если синтез - то надо смотреть передачу параметров синтезатору. — dsmv   (29.10.2004 14:36, пустое)
  • compile — druzhin   (29.10.2004 16:28, пустое)
• Ответ: — izrp   (29.10.2004 05:15, 313 байт)
  • Это VHDL а не verilog. Мне лениво переписывать модули из верилога на VHDL или переделывать верилоговые циклы for без generate. Хочу просто перенести свой проект из ISE в актив-хдл. Может кто-нибудь ответит на раньше заданый вопрос? — druzhin   (29.10.2004 10:00, пустое)
    • IMHO, это не VHDL. — A_S_N_04   (29.10.2004 13:40, пустое)