[an error occurred while processing this directive]
|
AHDL просто более низкоуровневый, там операции уже на уровене реальных компонентов схемы идут. Как кто-то сказал не так давно: "Писание на AHDL - это рисование схемы в текстовом редакторе" (с). Не вполне верно, главная мысль, имхо, правильная. А на Верилоге описание более абстрактное. Нужно просто крепко усвоить, что reg - это НЕ триггер, а posedge/negedge - это просто события, а не фронты физических сигналов.
Вообще, меня тоже поначалу ломало в Верилоге после AHDL, многое казалось неудобным, нелогичным. Пока не, поработав некоторое время, начал "сечь фишку". И сегодня лично мне, по большому счету, не хватает возможности использовать модули inline, как в AHDL и утомляет способ соединения портов модулей - AHDL'ный, имхо, удобнее и нагляднее гораздо. Т.е. неудобства сугубо синтаксические, что немаловажно, но уже и не принципиально.
E-mail: info@telesys.ru