|
|
Ситуация: вот имеется проект в FPGA, состоящий из эн устройств. Для самого быстрого устройства требуется клок 160 МГц, для самого медленного с лихвой достаточно и 40 МГц. Т.к. усройства между собой взаимодействуют, то дизайн должен быть (и является) синхронным. Чтобы не бороться за скорость в устройствах, где это не требуется, - в медленных устройствах, можно поступить так: завести сигнал разрешения, который имеет активный уровень только в течение одного такта быстрого (160 МГц) клока. Таким образом, медленные устройства будут работать с периодом клока в 40 МГц. Чтобы синтезатор не напрягался за скорость в части медленных устройств и временнОй анализатор не вопил о нарушениях констрейнов, можно указать multicycle констрейны для медленных устройств и вуаля. Все работает.
Но возникает мысль: а не будет ли правильным использовать, где можно, несколько иной подход. А именно: в Циклонах есть PLL, которая позволяет выдавать два глобальных клока. Оба клока имеют один и тот же источник - VCO этой PLL, что означает, что они должны быть весьма синхронны. И тогда просится такое решение: взять два клока - 160 и 40 МГц - и подать каждый на свою часть.
Кто что думает по этому поводу?
E-mail: 
info@telesys.ru
