Отправлено Artem 04 апреля 2005 г. 12:32 В ответ на: Ну во-первых, test в каком начальном состоянии, во-вторых reset внестите в список чувствительности. отправлено A_S_N 04 апреля 2005 г. 12:18

• может Вам в фак глянуть? — Postoroniy_v   (04.04.2005 13:41, пустое, ссылка, картинка)
  • Не нашел. Дело в том, что к примеру если счетчик - простой делитель, то в каком он состоянии пофиг. А в Актив ХДЛ, этот счетчик просто не будет работать, до сброса. Может там можно Warning-и включить? — Artem   (04.04.2005 15:22, пустое)
    • А может просто правильно писать программы? У вас что нет сброса во всей схеме? — Serega Doc   (04.04.2005 16:33, пустое)
      • Есть, но также и есть куча сигналов, состояние которых в любом случае придет в нормальное очень быстро. — Artem   (05.04.2005 03:47, пустое)
        • Вы готовили когда нибудь кушать? Можно одно и тоже блюдо приготовить а можно приготовить очень вкусно. Так вот и под FPGA можно просто писать а можно писать правильно. — Serega Doc   (05.04.2005 09:35, 182 байт)
          • Важна надежность. Но я кушаю очень давно, а за верилог взялся на прошлой неделе. Потому и спрашиваю о необходимости к примеру делителя PLL на 2, если он все равно сбросится через такт. — Artem   (05.04.2005 10:39, пустое)
    • Ответ: (+) — druzhin   (04.04.2005 15:49, 206 байт)
      • Второй вариант работает. (Мне это нигде не аукнется?) — Artem   (05.04.2005 03:46, пустое)
        • Всё нормально. — druzhin   (05.04.2005 10:36, пустое)
        • А вы правильно напишите и не аукнится! — Serega Doc   (05.04.2005 09:45, пустое)