[an error occurred while processing this directive]
Либо вручную, либо Coregen в помощь.
(«Телесистемы»: Конференция 'Программируемые логические схемы и их применение')
Отправлено
andrew_b
15 апреля 2005 г. 08:46
В ответ на:
Добрый день господа! Вопрос по либам у Xilinx(+)
отправлено des00 15 апреля 2005 г. 07:48
Составить ответ
|||
Конференция
|||
Архив
Ответы
Понятно :(( . Спасибо.
—
des00
(15.04.2005 09:27,
пустое
)
А чем вам Coregen не нравится?
—
andrew_b
(15.04.2005 10:08,
пустое
)
Если честно, то его отсутсвием(+)
—
des00
(15.04.2005 10:13, 105 байт)
А webpack. Тогда понятно. И было бы странно, если бы Aldec не поддерживал genetare в VHDL.
—
andrew_b
(15.04.2005 10:34,
пустое
)
до вчерашнего дня работал на 6.2, там не было поддержки генерейта :((
—
des00
(15.04.2005 10:41,
пустое
)
Фтопку такой симулятор. Generate в VHDL (в отличие от Verilog) был изначально.
—
andrew_b
(15.04.2005 10:51,
пустое
)
Если честно, то его отсутсвием(+)
—
des00
(15.04.2005 10:12, 51 байт)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru