Отправлено VETALL 19 апреля 2005 г. 13:49

есть декодер на четыре выхода и четыре триггера каждый подключен к своему выходу декодера. декодер написан на верилоге, после fpga express декодер раскрывается в 4 lut'a. как показать чтобы каждый lut ставился в одной clb со своим триггером?
всем четырем триггерам присваиваю соответственно rloc=r0c0, ...rloc=r3c0(эта фигня работает, действительно четыре триггера ставятся вертикально в колонку). а декодер одним элементом. если ему присвоить rloc, то map ругается, пишет что rloc можно присваивать только простейшим элементам. при присвоении декодеру свойства rloc_range=r0c0:r3c0 разводится все неправильно, lut разбросаны в песпорядке.

• Ответ(+) — fire-ash   (19.04.2005 16:16, 321 байт)
  • Ответ: — VETALL   (19.04.2005 16:55, 196 байт)
    • Ответ: — fire-ash   (19.04.2005 17:07, 344 байт)