Отправлено artem 28 июля 2005 г. 10:33 В ответ на: Ответ: Проверил. Синтезируется. Что не так-то? отправлено <font color=gray>artem</font> 28 июля 2005 г. 10:29

Может такое имелось в виду?
module dff1 (q, d, clk, load, data);
input d, clk, load, data;
output q;
reg q;
always @(posedge clk or posedge load)
begin
if (load)
q <= data;
else
if(clk)
q <= d;
end
endmodule

• Ответ: — Кн   (28.07.2005 11:41 213.33.250.250, 403 байт)
  • Если альтера, то воткните ихний готовый примитив DFFEA. У него как раз доп. входы ALOAD и ADATA для того есть. — SM   (28.07.2005 11:50 213.141.159.26, 3 байт)
    • Дайте пожалуйста ссылку на его описание. Я вот пока "Quartus II Development Software... Section II. Design Guidelines" нашёл. — zlyh   (28.07.2005 14:21 80.82.61.29, пустое)
      • Его описание тут (точнее не его, а базового триггера) в разделе "logic element" => — SM   (28.07.2005 15:31 195.225.131.183, пустое, ссылка)
      • Xilinxисты, ну я не знаю чем возразить Альтере! — zlyh   (28.07.2005 14:34 80.82.61.29, пустое)
        • Аж руки от волнения дрожат. :-) — zlyh   (28.07.2005 14:41 80.82.61.29, 340 байт)
          • Нашёл — zlyh   (28.07.2005 14:50 80.82.61.29, 149 байт)
            • да не, в железе 100% есть. а как описать доходчиво - вот вопрос — yes   (28.07.2005 15:23 194.133.69.2, пустое)
    • Ответ: — Кн   (28.07.2005 12:30 213.33.250.250, 186 байт)