[an error occurred while processing this directive]
|
module dff1 (q, d, clk, load, data);
input d, clk, load, data;
output q;
reg q;
always @(posedge clk or load)
begin
if (load)
q <= data;
else
if(clk)
q <= d;
end
endmodule
если так написать, то ругалось, но точно помню что как то обходил без принудительной инстансиации SRDFF
E-mail: info@telesys.ru