[an error occurred while processing this directive]
|
Во-первых, можно попробовать сделать десериалайзер на логических ячейках. Быстрая ПЛЛ, используемая для встроенных десериалайзеров доступна к использованию. При динамическом выравнивании фазы обещают 840Мбит/с = 70МГц*12бит. Совет безответственный – в Стратиксах сам так не делал :)
Во-вторых, можно использовать и встроенные десериалайзеры, напрмер, с фактором 4. Поток битов с АЦП непрерывный (без дополнительных флагов и т.д.), поэтому накопите 3 выборки по 4 бит и объедините в один 12 битный сэмпл. Информацию о границах сэмпла с АЦП возмете с сигнала ADCLKP*1.
E-mail: info@telesys.ru