Отправлено jm 26 апреля 2002 г. 17:34 В ответ на: Ответ: (+) отправлено IgorK 26 апреля 2002 г. 16:46

clk1 - выход lsb вычитаючего сетчика
clk2 - выход lsb+1 того же вычитаючего сетчика
На порт записи: срез clk1 разрешаемый '1' clk2 (перепад т.е. отстоит на 250нс от фронта и среза сигнала разрешения) -(1)
На порт чтения: срез clk2 (2)
(1)
. .
___---___---___---___---___
(2)
. .
___------______-------____

чем плох такой "секвенсер"?
такой принцин использования гарантийного интервала - по всему проекту.
ни на одной fifo не используются перепады, тактирующие запись и чтение, меняющиеся теоретически одновременно.

менять чип смерти подобно - запаян 3 мес назад

прочел статью о метастабильности. на первой странице оговорка -
рассмотриваются клоки асинхронные (мои так точно синхронны, как я понимаю).

посоветуйте пожалуйста альтернативный метод выявления критических участков проекта

спасибо
искренне
jm

• Ответ: — IgorK   (26.04.2002 18:16, 587 байт)
  • Ответ: еще вопрос — jm   (29.04.2002 08:57, пустое)
    • Ответ: еще вопрос — jm   (29.04.2002 09:34, 851 байт)
      • По поводу совпадения клоков... — IgorK   (29.04.2002 21:34, 303 байт)
        • Ответ:мой вопрос состоял вследующем — jm   (30.04.2002 11:55, 548 байт)
          • Ответ: нет, нельзя. 2 порта памяти = 2 тактовых домена. — IgorK   (30.04.2002 15:03, 27 байт)