|
|
Проблема в следующем: при синтезе модуля, полностью описанного в одном процессе:
СLK_proc: process(CLK)
begin
if CLK'event and CLK='1' then
*****************
end if;
end process;
синнтезатор XST 7.1 создает несколько clock signals, один CLK, и остальные "are generated by combinatorial logic". Как такое может быть, чем это объясняется (ведь при синтезе такой конструкции на мой взгляд должен получаться синхронный проект с одним клоком)? Как с этим бороться (при функц. симуляции все работает, а уже после синтеза проект глючит, я подозреваю, из-за этих дополнительных клоков). Что характерно - для ALTERA STRATIX имплементиться все правильно...
|
|
E-mail: 
info@telesys.ru
