Отправлено Alexsmt 01 февраля 2006 г. 16:47

появляется в проектах (VHDL), где есть порт мап

код

library IEEE;
use IEEE.std_logic_1164.all;
entity ZZ is
PORT (
ain0 : IN bit; --std_logic;
ain1 : IN bit;--std_logic;
aOut0 : OUT bit);--std_logic);
END ZZ;
architecture ZZ of ZZ is
begin
process (ain0,ain1)
begin
if ain0='1' or ain1='1' then aout0<='0';
else aout0<='1';
end if;
end process;
end architecture;

LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
ENTITY testZ IS PORT (
in1 : IN bit;--std_logic;
out1 : OUT bit--std_logic
);
END testZ;

architecture testZ of testZ is
component ZZ is
PORT (
ain0 : IN bit;--std_logic;
ain1 : IN bit;--std_logic;
aOut0 : OUT bit);--std_logic);
end component;
begin
A1: ZZ port map ('1','0',Out1);
end;
раньше был стдлоджик - та-же ошибка
указывает на строку с порт мап.
Association List error: expected converted actual in actual designator corresponding to formal designator "ain0"

Я в работе с макс+ новичек, но с vhdl общаюсь давно. Этот код прекрасно работает в квартусе и в Active HDL.

• Ответ: — Lalam   (03.02.2006 14:46 217.77.221.77, 247 байт)
  • RE: Ответ: — Alexsmt   (05.02.2006 01:39 213.186.111.95, 78 байт)
• Ранее строка с порт мап выглядела так A1: ZZ port map (in1,'0',Out1); - всеравно ошибка — Alexsmt   (01.02.2006 16:50 194.44.183.17, пустое)

E-mail: info@telesys.ru