|
|
Не может выражение a <= s + r + t + u + d + g; вычисляться неверно.
И какая разница как теперь синтезируется, если Вы на выходе поставили регистр, значит работаете в конвеере. Лишь бы в период укладывалось.
Можно ведь и скобками работать a <= ((s + r) + (t + u)) + (d + g);
Что касается разрядности. Ресурсы надо экономить. Если разрядность по выходам много шире, чем по входам, по всем входам s + r + t + u + d + g синтезатор размножит встарших разрядах 0 (числа без знака). Размножать разрядную сетку можно постепенно. Может в мегафункции это заложено, но как уложить верилог в мегафункцию на такое количество суммирования я не знаю. Да и в одном такте я это никогда не делал.
Приведите верилог описание которое якобы не получается.
|
|
E-mail: 
info@telesys.ru
