Отправлено SAZH 10 ноября 2006 г. 14:37 В ответ на: (+) отправлено <font color=gray>Dr_Alex</font> 10 ноября 2006 г. 14:31

зато как в VHDL удобно. Библиотеки. Типы входных, выходных данных.
Конвертации. И все для того чтобы при синтезе получить тот же wire и reg.

• Кое-что есть, но.. э.. зато ещё на этапе синтеза я отлавливаю кучу глюков-описок, которые в случае верилога отловились бы только при симуляции, если не в готовом устройстве.. — Dr_Alex   (10.11.2006 14:43 213.33.211.66, пустое)
  • Согласен, по этой причине перешел на VHDL. Да и все как-то нагляднее и строже. — dmv   (10.11.2006 17:55 217.23.67.58, пустое)
  • Ответ: — SAZH   (10.11.2006 14:56 212.113.112.201, 445 байт)
    • :)))) VHDL тут не при чём, все вопросы к своему синтезатору. — Dr_Alex   (10.11.2006 14:58 213.33.211.66, пустое)
      • Ответ: — SAZH   (10.11.2006 15:05 212.113.112.201, 199 байт)
      • Ответ: — SAZH   (10.11.2006 15:02 212.113.112.201, 98 байт)
        • Тогда я вообще не понимаю о чём речь. Он может считать хоть в коде грея или как угодно, главное чтоб результат арифметическиих операций был правильный. И явное преобразование в битовый вид обязательно даст ожидаемый вами результат. — Dr_Alex   (10.11.2006 15:07 213.33.211.66, пустое)
          • Ответ: — SAZH   (10.11.2006 15:20 212.113.112.201, 210 байт)
            • Нагреться нельзя, надо понимать что тип integer это тип integer, и его представление скрыто от вас. — Dr_Alex   (10.11.2006 15:25 213.33.211.66, пустое)
              • Ответ: — SAZH   (10.11.2006 15:30 212.113.112.201, 89 байт)
                • Ответ: Verilog forever!!! :) — axalay   (10.11.2006 16:13 212.5.127.53, пустое)