[an error occurred while processing this directive]
|
Подскажите, как правильно сделать так, чтобы функциональная и post-place-and-route симуляции работали одинаково?
Неужели в исходнике на VHDL выход из DCM/PLL нужно задерживать на некоторое время, примерно равное задержке распространения по сети клока?