|
Раньше делал так - большой проект (внутри одной FPGA)разбиваю на субблоки а передачу данных между субблоками делаю так : на выходе одного субблока изменения сигналов и данных происходят по заднему фронту клока,в следующем субблоке фиксация сигналов и данных происходит по переднему фронту клока и не было проблем.Теперь же мне нужно увеличить тактовую частоту и по задержкам я уже не вписываюсь в пол такта,хотелось бы изменения и фиксацию делать по одному и тому же фронту(выигрыш по частоте клока в два раза).Насколько стабильна такая схема?Ведь при разводке ближний логически субблок может оказаться неближним территориально,начнёт сказываться влияние задержек...Или я вижу проблему там где её нет?Поделитесь опытом,плз.