[an error occurred while processing this directive]
|
"
Как происходит в MaxPlus II : <ввод>-<синтез>-<размещение>-<моделирование>-<исправление ошибок>-<синтез>-<размещение>-<моделирование>-<готовый проект>.
При использовании языков высокого уровня получается :
<ввод>-<моделирование>-<исправление ошибок>-<моделирование>-<синтез>-<размещение>-<моделирование>-<готовый проект>.
"
В МахPLUS также можно реализовать вторую процедуру причем независимо от того как проект введен(схема, AHDL, VHDL, VerilogHDL)
E-mail: info@telesys.ru