Отправлено Навзничь 22 января 2001 г. 19:02 В ответ на: невзначай ответил :) см выше отправлено yes 22 января 2001 г. 18:58

Есть объект с обратными связями и без задержек внутри... что тогда в верилоге?? долже зависнуть вообще-то....

• так и думал :) что будет такая гипотеза — yes   (23.01.2001 12:46, 335 байт)
  • А при проектировании прошивки для ПЛИС надо учитывать дельту-задержку каким нибудь образом — ДM   (23.01.2001 13:41, 40 байт)
    • нет (вообще-то при синтезе все задержки игнорируются) — дядя Федя aka yes   (23.01.2001 17:51, 187 байт)
      • Пример: пошаговая отладка - значения сигналов устанавливаются последовательно — Игорь   (23.01.2001 19:13, пустое)