[an error occurred while processing this directive]
|
Документации по этому вопросу я нигде не нашел, но опыты показали:
а) входной сигнал для PLL может быть подан только с линии GCLK, жестко закрепленых за определенной PLL - GCLK1/3 за PLL1 и GCLK2/4 за PLL2;
б) одновременно линию GCLK использовать для тактирования внутренней логики и PLL нельзя - то бишь PLL требует эксклюзивную GCLK;
в) CLKLK_OUTхp ессно, также жестко закреплены за определенной PLL;
г) результаты трассировки проекта, где выход PLL используется для тактирования внутренней логики не предсказуем.
Буду благодарен, если прокомментируете мои наблюдения или дадите ссылочку на объясняющий документ. "Using ClockLock&ClockBoost" by Altera смотрел - по вопросу ограничений трассировки там ничего нет.
E-mail: info@telesys.ru