|
|
Минусы Verilog'a (IMHO):
1. Разделение wire и reg. В VHDL есть только signal и не надо менять декларацию, если триггер меняется на логику.
2. Повторение описания портов. Сначала в скобках все имена, потом описываются input, output, inout, а если output еще и триггер, то надо еще раз его описывать как reg.
2. Меньшая читабильность. VHDL объемнее, но более удобочитаем.
3. Обозначение логических операций символами. Особенно такие феньки как операция NOT может быть ~, а может быть !. Равенства: есть == и ===. Я понимаю что это все для разных случаев, но можно было сделать перегруженную операцию.
4. Отсутствие типов, определяемых пользователем. Стейт-машины на VHDL писать удобнее. Обозвал все состояния как удобно и вперед.
Плюсы Verilog'a (IMHO):
1. Наличие логических операций между битами шины (свертки). В VHDL приходится писать функции.
2. Лучше разработаны механизмы работы с файлами и системные функции для моделировании.
3. Возможность "вытаскивания" сигналов и функций из компонентов наверх. Т.е. если в компоненте определена функция, ее можно вызвать из любого компонента, более высокого уровня.
E-mail: 
info@telesys.ru
