Отправлено AlexP 01 марта 2001 г. 22:01 В ответ на: Ответ: отправлено Игорь 01 марта 2001 г. 19:40

1. VHDL не aбстрактный язык, для каждого device (FPGA, CPLD, different vendors ...) используются разные конструкции в зависимости от внутренней структуры.
2. Если не используется clock (а это не очень хорошо), то в sensitive list для процесса, описывающего D-latch, обязательно помещается DATA.
3. Для самопроверки удобно использовать RTL-code синтезированный Leonardo или другим synthesis tool. И вообще, прежде чем решать какую-то структурную задачу нужно иметь представление как это может быть реализовано на уровне gates.
4. Нужно помнить что VHDL не PASCAL и не C.

• а вопрос — yes   (02.03.2001 11:38, 471 байт)
  • About RTL (+) — AlexP   (02.03.2001 18:55, 233 байт)
    • все-таки не совсем ясно — yes   (05.03.2001 12:28, 219 байт)